노는 게 제일 좋아

점점 나도 어려워져서 미치겠다. ㅎㅎ 배워보자 Oxide charge 영향 : 실리콘과Oxide charge 영향 : 실리콘과 실리콘 산화막 계면에 Qox (C/cm2)이 존재할 경우 에, 평탄전압이 변화하게 된다. ** 이에 따라 문턱전압도 변화하게 된다. 계면에서 그러한 현상이 나타나는 이유는 결정이 차이가 나서 그런데... 자세한건 나도 모른다. b그림이 산화막 전하가 있는 경우를 말하는데 +++전하가 보이나? 저렇게 trap이 생겨서 전하가 생기고 저런 전하들은 양의 전압이 걸린 효과를 나타낸다. 즉 에너지밴드가 내려간다는 뜻이다. Qox 가 양수라면 Vt는 감소할 것이고 Qox가 음수라면 Vt는 증가할 것이다. 이건 살짝만 보고가자 Poly-Si Gate Depletion 폴리 공핍 현상 : 폴..

커패시터의 C-V 특성부터 알아보도록 하자, C-V 측정은 DC 바이어스 전압 Vg와 정현파 소신호(Hz~MHz)를 MOS 커패시터에 인가하여 AC 전류계로 용량성 전류를 측정한다. 이 때 커패시턴스는 다음과 같이 구할 수 있다. 회로이론에서 많이 봤을 것같다. ++우리는 커패시터를 배울 때 주파수 특성도 같이 배운다. Vg에 따라 다양한 모습을 보일거 같은 느낌이다. 실제로 그렇다 MOS 이론에서의 커패시터는 항상 소신호 커패시턴스를 의미하는데 **이러한 상태를 Quasi-static C-V 라고 한다. ++반전 전하가 AC 신호에 마치 주파수가 무한히 낮은 것처럼(정적 상태) 반응하기 때문이다. 이러한 조건을 만들기 위해서는 별도의 N형 영역과 같은 전자 공급원이 존재해야 한다. (밑에 그림 c를 보..

지체없이 알아보자 강반전 : Vg > Vt 의 조건. 반전 전하로 가득찬 반전층(inversion layer)이 형성된다. ++ 문턱보다 더 커버리면 일어난다는 것이다. //반전층의 전하 농도는 Qinv (C/cm2)으로 표현된다. 수식이 많아서.. 밑에 그림을 보자 ++ 문턱 전압에서의 내용과 같이 봐야 이해될 것이다. ++Vg가 증가한다면?? pi S가 커지려고 하는데 Qinv 가 더 많이 증가하려고 한다(지수함수) 그렇지만 증가하려는 폭이 지수함수가 더 크니까?? pi S가 거의 고정된다고 볼 수 있다는 것이다. 따라서 공핍층 폭도 거의 변화가 없다. // 식을 잘보자(문턱 전압 내용) 식은 유도해봐도 좋고 그냥 알아먹을 수 있어도 좋고 굿굿 식의 외우고 말고는 솔직히 중요하지는 않은데 이해해서 의..

이번에는 문턱 전압에 대해 알아보자 문턱하니까 딱 뭔가 이거 넘으면 뭔가 될 것 같은 느낌이다?? 가보자 Threshold voltage (Vg =Vt ≫Vfb) **Vt라는 것이 진짜 반도체에서 가장 중요하다고 할 정도로... 진짜 중요함 문턱 조건 : 게이트에 표면 공핍의 경우보다 더 큰 양의 전압을 인가하게 되면, Si표면에서 Ef가 오히려 Ec에 가까워진다. 반전(Inversion) : 실리콘 표면이 P형에서 N형으로, 즉 전자들의 수가 더 많아지는 상태로 뒤집힘을 의미한다 **Fermi level과 band 사이의 간격을 잘 관찰해보자 ㅎㅎ ++Qsub 을 잘 보자 ++ A+D = B + C = Eg/2 // A=B ,C=D **pi S = 2 pi B 저기 그림에서 Ec-Ef있지?? 그거다. ..

MS도 살짝 건드려봤으니 이제 진짜 MOS 를 건드려봐야겠지?? MOS (Metal-Oxide-Semiconductor) 라고 하는데 우리는 우선 캐패시터부터 알아볼 것이다. MOS capacitor : 반도체 바디(body or substrate), 절연막(SiO2), 금속 전극(gate)로 이루어진 반도체 소자. // 사실 얘보다는 MOS transistor 인데 차차 배우니까 걱정 ㄴㄴ **MOS transistor : MOS capacitor의 body 양쪽에 PN 접합이 연결된 구조. 좌측이 캐패시터 우측이 트랜지스터 그림은 저렇게 나와있지만 우리는 항상 좌우방향으로 구역을 나누어서 보았다. 한 번 보자 [평형상태의 MOS capacitor (VG=0)] d이다. // 아 그렇구나 하고 받아들이..

바로 들어가보자 그림을 더 보고 들어가보자 그림이 약간 생략되었는데 상상해보자 ㅋㅋㅋ 옴성 접합 : 인가해준 전압에 따라 전류가 (양방향으로) 선형적으로 변화. //양방향으로 전류가 잘 갈 수 있다. 크게 두가지 종류의 옴성 접합이 존재한다. 1. 이상적인 옴성 접합 : 𝜓𝑀 𝜓𝑆 (𝑃) //이상적이라 하는 이유 별로 없다. 특히 실리콘은 안된다. 2. 터널링 장벽 접합 : 고농도로 도핑된 반도체와 금속(실리사이드) 접합. // 현실적으로는 고농도 도핑으로 옴성 접합을 구현한다. 그림으로 보자면 옴성 접합 : 실제 반도체 공정에서는 금속과 반도체 사이에 동일한 종류의 아주 높은 도핑 농도를 갖는 중간 층을 사용하여 옴성 접합을 구현함. **맨 좌측 그림을 보면 아직 접합하기 ..

반도체는 어쩔 수 없이 금속과 접합해야한다. 왜냐면... 전선도 금속인걸...? 그래서 피할 수 없는 금속 반도체 접합에 대해서 알아보자 Metal-Semiconductor Junction 우선 2가지 접합이 있다. 금속의 특징 : 전자와 정공의 농도가 모두 높음. 과잉 캐리어의 평균수명과 확산 길이가 아주 짧으며, 금속 내부에는 과잉 캐리어가 존재하지 않아 항상 열평형 상태가 유지 된다.(금속 내부 전기장은 0) 1. 쇼트키 접합(Schottky contact) : 금속과 저농도 도핑된 반도체 사이의 접합. PN 다이오드와 유사하게 정류성 IV 특성을 가진다. // 샤키라고하는데 영어니까 뭐 정확히 따지지는 말자 2. 옴성 접합(Ohmic contact) : 금속과 고농도 도핑된 반도체 사이의 접합. ..

여기서는 빛을 전기로 바꾸거나 전기를 빛으로 바꾸는 특성을 알아보려고 하는데 그렇다면 반도체의 특성부터 알아보자 반도체의 광학적 특성을 알아보자 Complex Refractive Index(복소 굴절률) : 반도체의 광학적 특성은 복소 굴절률로 나타내어 질 수 있다. Refractive index (nr) : 통상 사용되는 굴절률 ++굴절률이야 고등학교 물리시간에 배웠다 Extinction coefficient (ke) : 흡수 계수(absorption coefficient)를 결정 ** 흡수계수 : Eg 보다 큰 에너지를 갖는 photon(광자)는 흡수된다. 이에 따라, 빛의 세기는 반도체 깊이 x 에 따라서 지수함수적으로 감쇄한다. 감쇄 정도는 흡수계수에 의해서 결정된다. ++(1/α : the li..

역 바이어스랑 정 바이어스에서 전류, 전압을 배웠으니 추가 설명을 해보려한다 우리는 앞에서 다이오드 전류를 구할 때 공핍영역(=공간 전하 영역,space-charge region) 에서 캐리어들의 재결합 또는 생성이 없다는 것을 가정 하에 구했다. **실제로는 공핍영역 내에서 순 캐리어 재결합 또는 순 캐리어 생성이 존재하고 이들은 전류에 기여할 수 있다. 그럼 실제로는 전류가 공핍영역으로부터 영향을 받는다는 것이다. 우선 식을 볼까 공간 전하 영역에서의 재결합률 : 공핍층에서 단위 면적당 재결합률은 **식을 외울필요는 없다. shockley boundary condition을 적용하면 위의 식이 나온다. 재결합률이 최대가 되는 점을 구하고, 이 최대값에 공핍층의 폭을 곱해서 근사적으로 구하는 방법을 적..

이번엔 정 바이어스, Forward bias에 대해서 알아보자 내용은 이게 좀 더 많다.. 정신줄 잡고 들어가보자 정 바이어스(Forward Bias) : 정 바이어스 전압 V는 장벽 높이 (barrier height)를 감소 시킨다. (ϕbi – V ) 평형상태에 존재하던 확산과 드리프트 간의 평형을 깨트리고, 전자와 정공이 축소된 장벽을 넘어 확산된다.(Majority carrier diffusion) 그림을 보면서 이해하고 저기 페르미 레벨도 2개로 박살난 것을 보자 ?? 페르미 레벨은 하나라 그런 것 같은데 왜 박살났냐고?? **Thermal Equilibrium이 아니라서 나누어졌고 그래도 유사 평형상태를 반도체 작동시간보다 짧은 시간 내에 도달해서 2개를 가지게 된다. 정 바이어스 상태에서 캐..